TSMCs panelniveau CoPoS: Glaskerner ændrer chipøkonomien

Forestil dig at bytte det velkendte cirkulære siliciumwafer ud med en plade på størrelse med en laptopskærm. Det lyder som en lille ændring. Det er det ikke. Skiftet fra runde wafers til store rektangulære paneler ligger i hjertet af TSMCs satsning på at dæmpe de hastigt stigende omkostninger ved højtydende chips.

TSMC skifter aggressivt fra CoWoS-pakning til en panelniveautilgang kaldet CoPoS, og substrater med glaskerne er centrale i planen. CoWoS bruger runde wafers på 300 mm. CoPoS anvender paneler, der kan nå cirka 750 x 620 mm. Større areal. Højere udbytte. Mindre spild. Regnestykket er enkelt: flere chips og hukommelsesmoduler får plads pr. panel, hvilket øger materialeanvendelsen og reducerer overfladeomkostningen pr. enhed med cirka 20 til 30 procent.

Hvorfor er det vigtigt i dag? Fordi efterspørgslen efter AI-acceleratorer og tung databehandling fortsætter med at eksplodere, og konventionel pakning rammer fysiske og geometriske grænser. CoWoS' runde wafers skaber uundgåeligt materialetab, når man forsøger at pakke rektangulære dice og hukommelsesstakke effektivt. Paneler ændrer geometriens vilkår, og glas erstatter silicium som substratkerne for at forbedre fremstillingsbarheden i stor skala.

TSMC har allerede startet en pilotlinje for CoPoS og kapløber med tidsplanen. Interne planer peger på pilotproduktion omkring 2027 og fuld optrapning i 2028 for panelniveau CoPoS-wafer. Versioner med glaskerne forventes at blive bredere udbredt efter 2030, og selskabets anlæg i Arizona ventes at spille en væsentlig rolle mellem 2029 og 2030. Disse tidsplaner stemmer overens med konkurrenternes bevægelser; Intel har signaleret lignende ambitioner om panelniveau fan-out-pakning fra sit Rio Rancho-center, hvilket lægger op til intens konkurrence om næste generations substratteknologi.

Samarbejder betyder noget her. TSMC samarbejder med taiwanske virksomheder som Ibiden og Innolux om at udvikle en tre-lags struktur, hvor en glaskerne ligger mellem to ABF-lag. Den hybride stak lover de termiske, mekaniske og fremstillingsmæssige fordele, der er nødvendige for at gøre CoPoS-produktionen pålidelig og omkostningseffektiv. Den samme glaskerne-tilgang vurderes også til CoWoS-varianter, fordi industrien søger enhver vej, der øger udbyttet og reducerer omkostningerne.

TSMC vurderer, at CoPoS med glaskerne-substrater kan reducere effektive overfladeomkostninger pr. enhed med cirka 20 til 30 procent, en gevinst for store multi-die AI-pakker.

Tekniske skift smitter af på produktroadmaps. Rapportering tyder på, at AMD vil være tidlig bruger af panelniveau fan-out-pakning og TSMCs 1,4 nm-proces til sine Zen 7 CPU'er. Men konsekvenserne rækker ud over klient-CPU'er og GPU'er. Kombinationen af FOPLP og CoPoS åbner mulighed for meget større multi-chip-moduler skræddersyet til datacentre og AI-acceleratorer, markeder der vægter ydelse pr. watt og omkostninger pr. TOPs højere end forbrugerpriser.

Der er naturligvis en hake. At skalere panelniveauprocesser til den præcision og de udbytteniveauer, moderne chips kræver, er en stor udfordring. Udstyrsleverandører har brug for nye værktøjer. Proceskontrollen må strammes. Forsyningskæderne skal tilpasse sig glaskerne-laminater i volumen. Alligevel er gevinsten overbevisende: færre døde kanter, mere brugbart areal og en vej til at pakke mere beregningskraft ind i et givet produktionsfodaftryk.

Så når vi taler om næste bølge af halvleder-skalering, tænk mindre på transistortæthed alene og mere på den platform, transistorerne sidder på. Pakning omskriver reglerne for chipekonomi, og TSMCs satsning på CoPoS med glaskerner kan være starten på et nyt kapitel i, hvordan chips fremstilles og tages i brug.