Monolitisk 3D-silicium: Vertikale chips til hurtigere AI

Forestil dig en mikroprocessor ikke som et fladt kredsløb, men som en lille skyline, hvor transistortårne stables lag på lag, pakket vertikalt for at spare plads og øge kommunikationshastigheden. Det billede er ikke længere ren spekulation. Forskere ved Universitetet i Illinois er gået fra koncept til laboratorievirkelighed og har skabt en praktisk vej til ægte tredimensionelle siliciumchips.

I årtier jagtede industrien Moores lov ved at formindske transistorer og presse flere af dem ind på en enkelt plan. Den vej støder på hårde fysiske begrænsninger. Materialer opfører sig anderledes på atomskala, ledninger absorberer uønsket kapacitans, og kvantemæssige finurligheder begynder at gøre sig gældende. Derfor begyndte ingeniører at stille et enkelt spørgsmål: hvad nu hvis vi bygger op i stedet for ud?

Holdet fra Illinois svarede med en metode, der bevarer guldstandarden inden for halvlederteknologi — enkeltkrystallinsk silicium — samtidig med at den undgår den varme, der normalt ødelægger underliggende kredsløb. I stedet for at fremstille wafer efter wafer og binde dem sammen, skærer de ultratynde silicium-nanomembraner fra en donorwafer og overfører disse membraner til færdiglavede kredsløb ved hjælp af en rullelamineringsmetode. Tricket er temperaturkontrol: bindetemperaturerne overstiger aldrig 200 grader Celsius, langt under det cirka 400 graders termiske budget, der beskytter forudeksisterende metalforbindelser.

Et pragmatisk spring, ikke et spekulativt kneb

Andre 3D-tilgange findes. Nogle kommercielle produkter stabler hele wafere og bruger gennem-silicium vias, men disse vias er store, spredte og grove i justeringen. Alternative materialer til øverste lag — polykrystallinske film, oxider, kulstofnanorør eller 2D-halvledere — er også blevet afprøvet, men de klarer sig ofte dårligere sammenlignet med bulk-silicium. Illinois-processen bevarer enkeltkrystallsilicium i hvert aktivt lag, og den kontinuitet har betydning for hastighed og pålidelighed.

Hvorfor betyder verticalitet så meget? Kortere forbindelser. Mindre parasitær kapacitans. Hurtigere databevægelser mellem logikblokke. Disse fordele er især værdifulde for AI-acceleratorer og andre datatunge arbejdsbelastninger, hvor transport af bits er flaskehalsen, ikke rå transistorantal.

For at undgå højtemperatur-dopingtrin, der ville ødelægge de lavere lag, brugte holdet junctionløse transistorer. Siliciummembranerne er kraftigt og ensartet dopede før overførsel. Fordi hver membran kun er omkring 10 nanometer tyk, bevarer gate stærk elektrostatisk kontrol over kanalen. Resultatet: kontakmodstanden forbliver lav, skifteadfærden er robust, og enhederne opfører sig som konventionelle transistorer på trods af at de er fremstillet ved meget lavere temperaturer.

I et akademisk renrum stak gruppen tre aktive lag, placerede 625 transistorer på hvert lag og forbandt dem med tætte vertikale metallinjer. Resultaterne var slående: enhedernes ensartethed og udbytter matchede industrielle forventninger — rapporterede udbytter var mellem 98 og 100 procent — og strømtætheder svarede til dem fra konventionelle højtemperatur-siliciumprocesser. Sammenlignet med alternative monolitiske tilgange, der bruger ikke-krystallinske materialer, viste de nye enheder tre til fire gange højere strømtæthed.

Denne metode overholder det termiske budget for monolitisk 3D-integration samtidig med at den bevarer enkeltkrystallinsk siliciums ydeevne.

Mekaniske forhold spillede også en rolle. Traditionel waferbinding forsøger at sammenføje to stive, halve millimeter tykke wafere og fanger ofte hulrum ved grænsefladen. En 10-nanometer membran, derimod, er fleksibel nok til at tilpasse sig den underliggende topografi, hvilket reducerer interfacedefekter og giver renere elektriske kontakter.

Monolitisk 3D-integration åbner for vertikale forbindelser, som kan være 10 til 100 gange tættere end TSV-baseret binding, med nanometerskala-justering. Den tæthed omsættes til kortere afstande mellem lag og dramatisk lavere kommunikationsforsinkelse. Det svarer til at omdanne en vidtfavnende forstad til et kompakt centrum: samme funktioner, langt mindre rejsetid mellem blokke.

Der er praktiske implikationer ud over laboratorieoverskrifterne. Holdet mener, at processen kan skaleres videre end de tre stablede lag, de demonstrerede. Hvis chipfabrikker tager teknikken til sig, kunne metoden fremskynde specialiseret hardware til maskinlæring, kantberegning og andre domæner, hvor båndbredde og energi pr. operation er afgørende. Det giver også chipdesignere endnu en dimension at udnytte, når transistor-skalering ved formindskelse bliver uholdbar.

Udfordringer består. Termisk håndtering af flerlagssstakke, hvordan man fører strøm rent gennem snesevis af lag, og integration med eksisterende produktionsflows vil alle kræve ingeniørarbejde. Ikke desto mindre fjerner Illinois-resultaterne en væsentlig barriere: højtemperaturprocessering af øverste lag. Med det løst får industrien en praktisk, siliciumkompatibel vej til tættere, hurtigere chips.

Tænk på det sådan: vi ser ikke så meget afslutningen på Moores lov som dens udvikling. Antallet af enheder pr. chip kan ophøre med at fordobles bare ved at formindske. Men ved at bygge kredsløbene opad kan ingeniører blive ved med at presse mere beregningskraft ind i samme fodaftryk og lade data rejse længere på meget kortere tid. Skylinen begynder at rejse sig.