Vertikal 3D-stabling af enkeltkrystalsilicium øger chipkraft

I et renrum på University of Illinois Urbana-Champaign jagter ingeniørerne ikke længere stadigt mindre transistorer. De bygger op. Forestil dig wafere lagdelt som miniature byblokke, lodrette forbindelsesgader i stedet for endeløs horisontal udbredelse. Det er et enkelt skifte med store konsekvenser.

For årtier bandt halvlederindustrien sin fremgang til en enkelt idé: formindsk transistorerne og placer flere af dem på et fladt die. Det virkede spektakulært godt i omkring 60 år, men fysikken er blevet genstridig. Gate-længder og materialebegrænsninger presser nu mod atomare skalaer, og kvantefænomener lader sig ikke ignorere. Hvor kommer næste løft i beregningstæthed fra? Mange mener svaret er lodret.

Et lodret spring for siliciumchips

Forskere på UIUC har offentliggjort en ny proces, der direkte stabler flere lag af enkeltkrystalsiliciumskredsløb oven på hinanden. I stedet for at fremstille separate wafere og binde dem sammen, vokser eller samles hvert funktionelle siliciumlag på plads oven på det forrige. Resultatet: langt tættere lodrette forbindelser, nanometerpræcis justering og lag placeret meget tættere end de nuværende bonded metoder tillader.

Det kan lyde som inkrementel teknik. Det er det ikke. Kommercielle 3D-teknikker, der bruges i dag, fra hukommelse med høj båndbredde til AMD's 3D V-Cache, er typisk afhængige af at binde færdige wafere sammen og bruge gennem-silicium-vias som lodrette forbindelser. Disse vias er klodsede i sammenligning, og justeringstolerancerne er strammere, end producenterne ønsker. UIUC-teknikken reducerer disse begrænsninger ved at skabe naturlige lodrette forbindelser, samtidig med at de ønskede elektriske egenskaber ved enkeltkrystalsilicium bevares.

Yield er den afgørende faktor for fabs. Her rapporterer holdet en produktionsyield mellem 98 og 100 procent ved brug af standard enkeltkrystalsilicium. Disse tal antyder, at metoden kan skaleres fra laboratorium til produktionslinje uden katastrofale tab. Det reducerer også energi pr. beregning ved at forkorte forbindelserne og lade signaler bevæge sig mere direkte mellem lagene.

Temperatur har længe været elefanten i rummet for stak-integration. At bygge yderligere aktive lag oven på silicium risikerer at udsætte lavere lag for højtemperaturprocesser, der skader kredsløb. UIUC-gruppen designede en termisk venlig arbejdsproces, der holder processen inden for sikre termiske budgetter, samtidig med at de elektriske fordele ved krystallinsk silicium bevares. Kombinationen af enkeltkrystalsiliciums ydeevne og en lavtemperatur, lag-for-lag proces er det, der gør tilgangen overbevisende.

Hvad betyder dette for processorer og hukommelse? Forvent flere praktiske fordele. For det første kan lodret fortætning forlænge Moores lovs effektive levetid ved at pakke flere transistorer ind i samme fodaftryk uden at skubbe gate-dimensionerne mindre. For det andet falder latenstid mellem lag og strømforbrug, fordi signaler bevæger sig over kortere afstande. For det tredje får chipdesignere en ny frihedsgrad: placer logik, hukommelse og specialiserede acceleratorer i en lodret stak i stedet for at strække dem ud i et plan.

Naturligvis er ingeniørkunst en række af afvejninger. Termisk styring, yield i stor skala og integration i eksisterende fab-økosystemer forbliver udfordringer. Men denne undersøgelse, fagfællebedømt og offentliggjort i Nature, flytter samtalen ud over teori. Det er en blåkopi, som andre producenter og forskere kan teste og iterere på.

Hvis enkeltkrystalsilicium kan stables pålideligt og skånsomt, kan vi have fundet en praktisk vej til mere beregningskraft uden at være afhængig af stadigt mindre transistorer.

Næste skridt er klare: reproducér resultaterne i større fabs, stresstest termiske grænser i reelle arbejdsbelastninger og tilpas designværktøjer til at tænke i tre dimensioner. Kapløbet om at presse mere ydelse ind i samme areal er langt fra slut. Det har kun fået en ny retning: op.